生成方法
借助于模2除法则，其馀数为校验字段。
例如：信息字段代码为:1011001；对应m(x)=x6+x4+x3+1
假设生成多项式为：g(x)=x4+x3+1；则对应g(x)的代码为:11001
x4m(x)=x10+x8+x7+x4对应的代码记为：10110010000；
采用模2除法则:得馀数为:1010(即校验字段为：1010）
发送方：发出的传输字段为:10110011010
信息字段校验字段
接收方：使用相同的生成码进行校验:接收到的字段/生成码（二进制除法）
如果能够除尽，则正确，
给出馀数（1010）的计算步骤：
除法没有数学上的含义，而是采用计算机的模二除法，即除数和被除数做异或运算。进行异或运算时除数和被除数最高位对齐，按位异或。
10110010000
^11001
--------------------------
01111010000
1111010000
^11001
-------------------------
0011110000
11110000
^11001
--------------------------
00111000
111000
^11001
-------------------
001010
则四位CRC校验码就为：1010。
利用CRC进行检错的过程可简单描述为：在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的r位监督码(CRC码)，附在原始信息后边，构成一个新的二进制码序列数共k+r位，然后发送出去。在接收端，根据信息码和CRC码之间所遵循的规则进行检验，以确定传送中是否出错。这个规则，在差错控制理论中称为“生成多项式”。
算法
在代数编码理论中，将一个码组表示为一个多项式，码组中各码元当作多项式的系数。例如1100101表示为1·x+1·x+0·x+0·x+1·x+0·x+1，即x+x+x+1。
设编码前的原始信息多项式为P(x)，P(x)的最高幂次加1等于k；生成多项式为G(x)，G(x)的最高幂次等于r；CRC多项式为R(x)；编码后的带CRC的信息多项式为T(x)。
发送方编码方法：将P(x)乘以xr(即对应的二进制码序列左移r位)，再除以G(x)，所得馀式即为R(x)。用公式表示为T(x)=xrP(x)+R(x)
接收方解码方法：将T(x)除以G(x)，得到一个数，如果这个馀数为0，则说明传输中无错误发生，否则说明传输有误。
举例来说，设信息编码为1100，生成多项式为1011，即P(x)=x3+x2，G(x)=x3+x+1，计算CRC的过程为
xrP(x)=x3(x3+x2)=x6+x5G(x)=x3+x+1即R(x)=x。注意到G(x)最高幂次r=3，得出CRC为010。
如果用竖式除法(计算机的模二，计算过程为
1110——1011/1100000(1100左移3位)1011——11101011——10101011——00100000——010因此，T(x)=(x6+x5)+(x)=x6+x5+x,即1100000+010=1100010
如果传输无误，T(x)=x6+x5+x）/G(x)=,G(x)=无馀式。回头看一下上面的竖式除法，如果被除数是1100010，显然在商第三个1时，就能除尽。
上述推算过程，有助于我们理解CRC的概念。但直接编程来实现上面的算法，不仅繁琐，效率也不高。实际上在工程中不会直接这样去计算和验证CRC。
生成多项式的最高幂次项系数是固定的1，故在简记式中，将最高的1统一去掉了，如04C11DB7实际上是104C11DB7。前称CRC-CCITT。ITU的前身是CCITT。
备注：
（1）生成多项式是标准规定的。
（2）CRC校验码是基于将位串看作是系数为0或1的多项式，一个k位的数据流可以看作是关于x的从k-1阶到0阶的k-1次多项式的系数序列。采用此编码，发送方和接收方必须事先商定一个生成多项式G(x)，其高位和低位必须是1。要计算m位的帧M(x)的校验和，基本思想是将校验和加在帧的末尾，使这个带校验和的帧的多项式能被G(x)除尽。当接收方收到加有校验和的帧时，用G(x)去除它，如果有馀数，则CRC校验错误，只有没有馀数的校验才是正确的。
(3)名称生成多项式简记式*标准引用
CRC-4x4+x+13ITUG.704
CRC-8x8+x5+x4+10x31
CRC-8x8+x2+x1+10x07
CRC-8x8+x6+x4+x3+x2+x10x5E
CRC-12x12+x11+x3+x+180F
CRC-16x16+x15+x2+18005IBMSDLC
CRC16-CCITTx16+x12+x5+11021ISOHDLC,ITUX.25,V.34/V.41/V.42,PPP-FCS
CRC-32x32+x26+x23+...+x2+x+104C11DB7ZIP,RAR,IEEE802LAN/FDDI,IEEE1394,PPP-FCS
CRC-32cx32+x28+x27+...+x8+x6+11EDC6F41SCTP。
电路实现
以下以CRC8x8+x5+x4+1为例说明，其它可以以此类推
生成算法
一个简单的RTL解释，是上文“生成方法”的Verilog描述
moduleCRC8(EN,data,crc);
parameterWIDTH=12;
inputEN;
output[7:0]crc;
input[WIDTH-1:0]data;
reg[7:0]crc;
wire[7:0]poly=8'h31;
//x8+x5+x4+1-->0x131,ignoreMSB
reg[WIDTH-1+8:0]crc_reg;
integerlen;
always@(EN)
begin
if(!EN)
begin
crc=8'h00;
crc_reg={data,8'h00};
end
else
begin
for(len=WIDTH;len>0;len=len-1'b1)
begin
if(crc_reg[WIDTH-1+8])
begin
crc_reg=crc_reg<<1'b1;
crc_reg[WIDTH-1+8:WIDTH]=crc_reg[WIDTH-1+8:WIDTH]^poly;
end
else
crc_reg=crc_reg<<1'b1;
end
crc=crc_reg[WIDTH-1+8:WIDTH];
$display("Convertiondone!CRCis:0x%2x",crc);
end
end
endmodule
检测电路
modulecrc(dataout,datain,clk,rst);
inputclk,rst,datain;
outputdataout;
DFFa1(clk,dataout,Q7,rst),
a2(clk,Q7,Q6,rst),
a3(clk,Q6,Q5,rst),
a4(clk,Q5,Q4,rst);
xora5(temp5,Q4,dataout);
DFFa6(clk,temp5,Q3,rst);
xora7(temp4,Q3,dataout);
DFFa8(clk,temp4,Q2,rst),
a9(clk,Q2,Q1,rst),
a10(clk,Q1,Q0,rst);
xora11(dataout,Q0,datain);
endmodule
////////////////////////////////////////
moduleDFF(clk,D,Q,rst);
inputclk,D,rst;
outputQ;
regQ;
always@(posedgeclkorposedgerst)
begin
if(rst)
Q<=0;
else
Q<=D;
end
endmodule
